农场跳跃者

DeepSeek开发自己的芯片，芯原的客户又多一个。

最近我和人们讨论华为的τ缩放（时间缩放），发现对话往往停留在表面，无法触及实质——很可能是因为许多参与者没有电子工程背景，不熟悉电路理论中τ的经典含义。在电路课程中学到的第一个时间常数就是τ=RC：导线的电阻乘以其电容，给出了信号穿越该导线所需时间的大致量级。导线越长，电阻和电容越大，信号越慢。在这个框架下，过去六十年的几何缩放被重新解读为时间缩放的一种特定实现。晶体管被缩小以缩短开关延迟；电路被更紧密地封装以缩短金属互连并减少信号传播延迟。几何缩放从来只是手段——压缩延迟始终是目的。华为的论点是，一旦几何缩放停滞，就要找到其他继续压缩延迟的方法。巧合的是，何庭波的τ缩放论文几天前发布了v2版本，从16页扩展到23页。我对比了两个版本：数据和结论没有变化。新增内容实质上是对业界针对v1提出的几个批评点的回应。其中三点值得讨论。最重要的新增内容是，现在有了测试证据来支撑之前仅凭声称的“41%能效提升”。在v1中，这个数字没有基线和测试条件——这是最明显的审查目标。v2提供了完整的对比表格。基线是2025年的麒麟9030Pro。两款芯片使用相同的成熟工艺节点；关键区别在于基线采用传统平面设计，而麒麟2026将关键路径折叠到两个垂直键合的晶圆上。折叠缩短了互连并减少了互连延迟。关键路径上释放的时序余量直接转化为更高的最大时钟频率：在1.1V供电下为3.1GHz，比基线高出13%。“41%

这段时间跟人讨论华为的τ scaling（时间微缩），发现讨论仅停留在字面，没有触及它的实质，大概因为不少朋友不是EE出身，不知道τ这个符号在电路里的经典含义。电路课上最早学的时间常数就是τ=RC，一段导线的电阻乘上它的电容，就是信号通过这段线所需时间的量级。线越长，电阻和电容越大，信号就越慢。在这套框架里，过去六十年的几何微缩被重新解释成时间微缩的一种实现方式，晶体管做小是为了缩短开关延迟，电路排得更紧是为了缩短金属连线、降低信号的传播延迟，几何微缩只是手段，压缩延迟才是目的。华为这套理论，就是当几何微缩走不动之后，换其他办法继续压缩延迟。
正好，何庭波那篇τ scaling论文前两天出了v2，内容从16页变成23页。我对比了两个版本，数据和结论均没有改动，补充的内容基本都在回应行业里对v1的几点质疑。主要有三个点值得聊聊。
最重要的一处，是给之前声明式的"能效提升41%"补上了测试证据。v1里这个数字没有基线也没有测试条件，是最容易被质疑追问的一点。v2补了一张完整的对比表。基线是2025年的Kirin 9030 Pro，两颗芯片采用同一成熟工艺节点，关键差异在于基线是传统平面设计，Kirin 2026把关键路径折叠到了上下两层晶圆。折叠缩短连线、压低互连延迟，关键路径上多出的时序余量直接转化为时钟频率上限的提升，1.1V供电下最高频率达到3.1GHz，比基线高13%。而"能效

Bernstein昨天给海光信息的目标价从280元上调至450元，核心逻辑是Agentic AI正在颠覆过去四年"GPU独占AI capex"的格局，CPU的角色从配角回到主角。全球服务器CPU TAM从2025年的390亿美金膨胀到2030年的2230亿美金，六倍。海光作为全球唯一Intel/AMD之外的x86服务器CPU供应商，是这个结构性转向里最直接的中国受益标的。
先看Agentic AI为什么对CPU需求完全不同于传统LLM。LLM时代的工作负载映射在大规模并行矩阵运算上，GPU天然契合，CSP训练集群的GPU:CPU比从2020年的3:1一路拉到2024年的8:1。但Agentic AI的计算结构完全不一样。Agent编排、工具调用、上下文窗口管理、多Agent协调、人机交互回路，这些全是通用顺序处理，要求低时延和高内存带宽，都是CPU的活。GPU的工作退缩到token生成本身，其余一切回归CPU。Bernstein给出的数据是GPU:CPU比到2030年反转到2:1，CPU在推理集群AI capex中的占比从14%升至50%。
AMD自己在2025年11月分析师日给的CPU TAM预期是600亿美金，半年后2026年Q1财报电话会翻倍到1200亿。Intel连此前减值报废的库存芯片都能卖掉，客户抢着要。供需紧张程度可见一斑。
中国的x86服务器CPU TA