En juillet 2026, Intel a connu un double catalyseur rare qui a eu un écho sur l’ensemble du marché. Dès le début du mois, le géant des semi-conducteurs a fait l’objet d’une revalorisation spectaculaire : Frank Lee, analyste chez HSBC, a doublé son objectif de cours pour Intel, le faisant passer de 100 à 200 dollars. Parallèlement, le cabinet d’analyse SemiAnalysis a révélé que le prochain TPU de Google (nom de code Humufish) abandonnerait le packaging avancé CoWoS de TSMC au profit de la technologie EMIB-T d’Intel.
Ces deux événements s’inscrivent dans une chaîne causale claire : la commande de Google valide la faisabilité technique et la valeur commerciale de l’activité fonderie d’Intel, tandis que la révision de l’objectif de cours par HSBC marque la première intégration de ce segment dans le modèle d’évaluation. Il ne s’agit pas d’un simple rebond alimenté par le sentiment, mais d’une revalorisation structurelle fondée sur des avancées technologiques et la validation d’un modèle économique.
EMIB-T : la réponse d’Intel au CoWoS dans le packaging avancé
Pour mesurer la portée de la commande de Google, il est essentiel de comprendre la place d’EMIB-T dans le paysage du packaging avancé.
Le packaging avancé est devenu un champ de bataille central dans l’industrie des semi-conducteurs. Le CoWoS de TSMC domine depuis longtemps le marché du packaging des GPU et accélérateurs IA — les Blackwell/B200 de NVIDIA, les MI300 d’AMD et les générations précédentes de TPU de Google reposent toutes sur la capacité CoWoS-S. CoWoS-S permet des interconnexions puce-à-puce à haute densité grâce à un large interposeur en silicium, mais il est limité par la taille du réticule, ne supportant au maximum qu’un interposeur d’environ 3,3 fois la surface du réticule. Avec l’augmentation continue de la taille des puces IA, la capacité CoWoS se fait chroniquement rare, créant un goulot d’étranglement dans toute la chaîne d’approvisionnement IA.
La technologie EMIB (Embedded Multi-die Interconnect Bridge) d’Intel adopte une approche différente : au lieu de placer un vaste interposeur en silicium sur l’ensemble du boîtier, elle intègre de petits ponts en silicium uniquement là où les connexions puce-à-puce sont nécessaires. Ce design offre, en théorie, des avantages en termes de coût matière et de flexibilité de conception.
EMIB-T est la dernière évolution de cette technologie. Par rapport à l’EMIB standard, la principale avancée d’EMIB-T réside dans l’intégration de la technologie TSV (Through-Silicon Via). L’EMIB classique présente une alimentation électrique en porte-à-faux, ce qui entraîne une chute de tension relativement élevée. EMIB-T utilise des TSV pour une alimentation verticale, permettant au courant de circuler directement à travers le substrat vers la puce, réduisant ainsi considérablement le chemin d’alimentation et augmentant la densité de puissance. Cette amélioration est particulièrement cruciale pour l’intégration de mémoires à large bande passante (HBM4/HBM4E).
Sur le plan des performances, Intel affirme qu’EMIB-T pourra supporter des tailles de puces composites allant de 8 à 10 fois la surface du réticule d’ici 2026. Lors de l’ECTC 2026, Intel a présenté de nouveaux progrès : le pas des bumps d’interconnexion de première couche est passé à 25 microns et la taille du boîtier atteint désormais 120 × 120 mm. Par rapport au pas de 45 microns utilisé pour le packaging Granite Rapids, la densité de bumps a augmenté de 65 %.
La portée stratégique de la commande Google : de la validation technique à l’adhésion commerciale
La décision de Google d’adopter EMIB-T au lieu de poursuivre avec CoWoS envoie plusieurs signaux importants.
Premièrement, il s’agit d’une validation directe de la maturité technique d’EMIB-T. Le TPU de Google est une puce IA propriétaire stratégique, soumise à des exigences strictes en matière de performances, d’efficacité énergétique et de délais de production. Le choix d’une technologie de packaging n’ayant pas encore fait ses preuves à grande échelle suppose que la revue technique interne de Google lui a accordé une confiance élevée.
Deuxièmement, cela reflète la volonté forte des hyperscalers de diversifier les risques de leur chaîne d’approvisionnement. Ces dernières années, les contraintes de capacité sur CoWoS ont à plusieurs reprises retardé les livraisons de puces IA. Pour Google, disposer d’une seconde source de packaging avancé ne relève pas seulement du coût, mais constitue un levier stratégique pour sécuriser la chaîne d’approvisionnement.
Troisièmement, cela ouvre une fenêtre client clé pour l’activité fonderie d’Intel. Lorsqu’en avril, Frank Lee de HSBC a relevé sa recommandation sur Intel à « Acheter », il n’intégrait pas encore la fonderie dans son modèle, faute d’engagements clients externes suffisants. La commande de Google comble ce manque. Dans son rapport de juillet, Lee note que les collaborations avec Apple, Google, NVIDIA, Microsoft et Amazon se multiplient, et que des engagements de conception pourraient se concrétiser au second semestre 2026.
Cependant, en tant que procédé de packaging de nouvelle génération, la stabilité du rendement en production de masse et le calendrier d’EMIB-T restent à démontrer. En cas de retards importants, Google pourrait revenir à la capacité CoWoS-L de TSMC en solution de repli. Il s’agit d’une variable majeure qu’Intel doit continuer à maîtriser.
L’objectif de cours à 200 $ de HSBC : une refonte systémique de la valorisation
L’objectif de 200 dollars fixé par Frank Lee ne relève pas d’une simple envolée liée au sentiment : il repose sur une refonte complète du modèle d’évaluation d’Intel.
La perception de Lee sur Intel a radicalement changé en un an : d’une recommandation « Réduire » et un objectif de 24 dollars fin 2025, il est passé à « Acheter » à 95 dollars en avril 2026, puis à un doublement à 200 dollars en juillet. Ce revirement s’explique principalement par le passage de la fonderie d’une « valorisation nulle » à un « pilier central de la valorisation ».
Concrètement, le modèle de Lee intègre plusieurs ajustements majeurs :
Prévisions de livraisons de CPU serveurs révisées à la hausse. HSBC relève sa prévision de croissance des livraisons de CPU serveurs à 25 % pour 2026 (contre 20 % précédemment), et à 30 % pour 2027 (contre 20 %). Lee considère les CPU serveurs comme le « principal moteur de croissance » du résultat d’Intel sur les deux prochaines années.
Anticipation d’une hausse du prix de vente moyen (ASP). Dans un contexte de capacité contrainte, Lee prévoit une hausse de 20 % de l’ASP d’Intel en 2026, puis de 10 % supplémentaires en 2027. Ces augmentations devraient permettre aux marges brutes de dépasser nettement le consensus actuel.
Prévisions de revenus Data Center & IA bien supérieures au consensus. HSBC table sur 22,8 milliards de dollars de revenus DCAI (Data Center & AI) en 2026 et 29,1 milliards en 2027, soit respectivement 16 % et 33 % au-dessus du consensus de Wall Street.
Intégration de la fonderie dans la valorisation pour la première fois. C’est l’évolution la plus déterminante. Le modèle d’avril de Lee excluait la fonderie, faute d’engagements clients externes suffisants. La commande de Google change la donne.
L’objectif de cours de Lee constitue une exception sur Wall Street — selon TipRanks, l’objectif moyen des analystes pour Intel s’établit autour de 101 dollars. Un tel écart est rare pour une valeur de cette taille. Cela signifie soit que le marché évoluera dans ce sens, soit que certaines hypothèses seront testées lors des prochains résultats.
Réaction du marché et évaluation des risques face à de multiples catalyseurs
Le 6 juillet (UTC+8), le rebond du titre Intel ne s’explique pas uniquement par l’objectif de HSBC. Le dernier rapport de BlueFin Research Partners confirme qu’Intel a résolu les fluctuations de rendement entre wafers sur son procédé 18A, avec deux usines affichant désormais une capacité mensuelle combinée d’environ 30 000 wafers. Le procédé est désormais prêt pour une production de masse durable. Le nœud 18A constitue la réponse d’Intel au 2 nm de TSMC, et les problèmes de rendement étaient jusqu’ici l’une des principales inquiétudes du marché.
Ainsi, Intel envoie des signaux positifs sur trois fronts : procédé avancé (résolution des problèmes de rendement 18A), packaging avancé (commande EMIB-T de Google) et activité fonderie (engagements clients concrets).
Des risques subsistent toutefois. Le consensus de Wall Street sur Intel reste à « Conserver » — sur les trois derniers mois, on compte 11 avis à l’achat, 25 à conserver et 2 à la vente. Le rendement en production de masse d’EMIB-T doit encore faire ses preuves. Le calendrier de montée en puissance de la production 18A à grande échelle n’est pas entièrement confirmé. Enfin, le cours d’Intel a connu un fort rebond sur un an, et la question se pose de savoir si la valorisation actuelle intègre pleinement ces avancées.
Conclusion
La commande EMIB-T de Google et l’objectif de cours à 200 dollars de HSBC convergent vers une même thèse : l’activité fonderie d’Intel passe du statut de « concept » à celui de « réalité commerciale vérifiable ». Il ne s’agit pas seulement d’une avancée technologique — EMIB-T offre aux puces IA une seconde voie de packaging avancé, au-delà de CoWoS — mais aussi d’une refonte du modèle économique. Pour une entreprise longtemps perçue comme un « cas de redressement », obtenir la validation technique d’un des plus grands fournisseurs cloud mondiaux et une revalorisation par un analyste de premier plan de Wall Street traduit une logique sectorielle à suivre de près.
Pour le secteur crypto et l’ensemble des marchés d’actifs risqués, la revalorisation d’Intel offre un prisme sur l’évolution des rapports de force dans la chaîne d’approvisionnement des semi-conducteurs. Alors que la demande en calcul IA explose, la compétition autour du packaging avancé et des nœuds de procédé connaît des mutations aussi subtiles que profondes.
FAQ
Q : Quelles sont les principales différences techniques entre EMIB-T et le CoWoS de TSMC ?
EMIB-T utilise de petits ponts en silicium intégrés pour relier les puces, positionnés uniquement là où les interconnexions sont nécessaires. CoWoS, à l’inverse, repose sur un large interposeur en silicium. EMIB-T offre ainsi un coût matière inférieur, une plus grande flexibilité de conception et exploite la technologie TSV pour l’alimentation verticale. CoWoS-S supporte jusqu’à environ 3,3 fois la surface du réticule, tandis qu’Intel affirme qu’EMIB-T peut atteindre 8 à 10 fois cette surface.
Q : Pourquoi HSBC a-t-il doublé l’objectif de cours d’Intel de 100 à 200 dollars ?
L’analyste Frank Lee de HSBC a intégré pour la première fois l’activité fonderie d’Intel dans son modèle, alors qu’il l’excluait auparavant faute d’engagements clients externes. Il a également relevé ses prévisions de croissance des livraisons de CPU serveurs à 25 % pour 2026 et 30 % pour 2027, et anticipe une hausse de 20 % du prix de vente moyen en 2026. Sa prévision de revenus DCAI pour 2027 dépasse d’environ 20 % le consensus de Wall Street.
Q : Pourquoi Google a-t-il choisi de passer du CoWoS de TSMC à l’EMIB-T d’Intel ?
Les principaux facteurs sont la diversification des risques de la chaîne d’approvisionnement, l’évitement des goulets d’étranglement chroniques du CoWoS et la recherche de flexibilité en matière de coût et de conception. Les pénuries persistantes de CoWoS ont ralenti les livraisons de puces IA. Disposer d’une seconde source de packaging avancé est devenu une nécessité stratégique pour les grands fournisseurs cloud.
Q : Où en est le procédé 18A d’Intel ?
BlueFin Research Partners indique qu’Intel a résolu les fluctuations de rendement entre wafers sur le 18A, avec deux usines affichant désormais une capacité mensuelle combinée d’environ 30 000 wafers. Le procédé est prêt pour une production de masse durable. La version améliorée 18A-P est entrée en production à risque à la mi-juin 2026. Un rapport de mai de Morgan Stanley faisait état de rendements autour de 50 % pour le 18A.
Q : Quels sont les risques de production de masse pour la technologie de packaging EMIB-T ?
EMIB-T est le dernier procédé de packaging d’Intel, et il reste à démontrer si les rendements et les calendriers de production de masse répondront aux besoins de montée en charge des clients. En cas de retards importants, les clients pourraient revenir au CoWoS-L de TSMC en solution de repli. Intel doit donc continuer à prouver sa capacité d’exécution industrielle par une validation technique continue.
