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农场跳跃者
2026-07-06 01:40:53
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最近我和一些人討論華為的 τ 縮放（時間縮放），注意到對話往往停留在表面，沒有觸及其實質——很可能是因為許多參與者沒有電子工程背景，不熟悉電路理論中 τ 的經典含義。你在電路課程中學到的第一個時間常數是 τ = RC：導線的電阻乘以電容，給出了信號穿越該導線所需時間的數量級。導線越長，電阻和電容越大，信號越慢。在這個框架下，過去六十年的幾何縮放被重新解釋為時間縮放的一種特定實現。縮小晶體管以縮短開關延遲；更緊密地封裝電路以縮短金屬互連並減少信號傳播延遲。幾何縮放從來只是手段——壓縮延遲始終是目的。華為的論點是，一旦幾何縮放停滯，就要找到其他方法來繼續壓縮延遲。
恰好在幾天前，何庭波的 τ 縮放論文發布了 v2 版本，從 16 頁擴充到 23 頁。我比較了兩個版本：數據和結論沒有變化。新增的內容基本上是回應業界對 v1 提出的幾個批評點。其中三點值得討論。
最重要的新增內容是現在有測試證據支持之前空口宣稱的「能效提升 41%」。在 v1 中，這個數字沒有基準線，也沒有測試條件——這是最明顯的審查目標。V2 提供了一個完整的比較表格。基準線是 2025 年的麒麟 9030 Pro。兩款晶片使用相同的成熟製程節點；主要區別在於基準線採用傳統平面設計，而麒麟 2026 將關鍵路徑折疊到兩個垂直鍵合的晶圓上。折疊縮短了互連，減少了互連延遲。關鍵路徑上釋放出的時序餘裕直接轉化為更高的最大時鐘頻率：在 1.1 V 供電下達到 3.1 GHz，比基準線高 13%。「能效提升 41%」來自一個單獨配置的工作點，專門用於等性能比較：電壓降至 0.9 V，頻率降至 2.5 GHz，在 25°C 下測量功耗為基準線的 0.59 倍。粗略估算一下：動態功耗大致與供電電壓的平方成比例，因此電壓降低 18% 僅平方項就貢獻了約三分之一的功耗下降。再加上頻率降低 9% 以及折疊消除的互連電容，結果正好落在 0.59 倍左右。所以「能效提升 41%」的確切意思是在等性能條件下的功耗降低。本質上，折疊獲得的時序餘裕被用來換取更低的功耗；能效提升來自邏輯折疊。附帶一提，v2 還報告說雙層堆疊後的功率密度實際上比基準線低 5.6%。
第二個新增內容解決了同行最可能提出的問題：3D 堆疊已經存在多年——AMD 的 3D V-Cache 和英特爾的 Foveros 都已量產——那麼 LogicFolding 有什麼新意？要理解論文的答案，首先需要知道兩層矽如何通信。它們依賴層間鍵合墊，這些鍵合墊就像連接上下樓層的電梯。在先前的量產 3D 堆疊中，鍵合墊間距從 9 μm 到幾十微米不等，每平方毫米約有一萬個連接——足以將一條匯流排連接到整個緩存塊。因此既定的設計方法是將完整的功能塊整體移到上層。例如，AMD 將整個緩存晶粒堆疊在處理器晶粒之上；兩個層級獨立設計並通過介面連接。但是在晶片內部，一個平方毫米內含有數億個晶體管。如果要讓相鄰的邏輯閘位於不同層級——一個在上，一個在下——這種連接密度遠遠不夠。麒麟 2026 將鍵合墊間距縮小到 1.5 μm，每平方毫米達到 44 萬個連接。這接近晶片內部頂層金屬佈線的密度。信號跨層級傳輸的成本大致與在同一晶粒內跨金屬層傳輸相同。此時，兩個矽層在電路意義上融合為一個整體。EDA 工具可以在單個邏輯閘層級決定哪個閘放在哪個層級，將問題交給演算法進行全局優化——這是一種與以往完全不同的設計自由度。論文還解釋了為什麼他們沒有採取更激進的做法，即在第一層之上直接製造第二個器件層。這種方法提供最精細的層間連接，但製造第二層所需的高溫會損壞已經完成的第一層。目前不具備量產可行性。
第三個新增內容是熱管理。垂直堆疊顯著增加了單位面積的熱密度，下層晶粒的散熱路徑被上層晶粒阻擋。這是任何人對 3D 堆疊提出的第一個反對意見，v1 並未深入探討。V2 公開承認熱管理仍然是 LogicFolding 架構的關鍵挑戰。應對措施是熱感知的劃分和版圖規劃：在設計階段，高功耗電路被排除在折疊候選之外，版圖避免將高功耗區塊垂直相鄰放置，以防止熱點疊加。該策略是手動施加的工程約束，還是已經編碼到其內部 EDA 工具中的自動化流程，論文沒有說明。它只將多物理場工具鏈確定為未來十年最重要的單一投資。結合測量數據顯示在等性能工作點功率密度比基準線低 5.6%，熱問題至少得到了直接回應。話雖如此，這種方法本質上是基於規避。隨著堆疊層數增加到三層或四層，適合折疊的設計空間將被熱約束逐步壓縮——這是論文沒有探討的邊界。
此外，v2 包含兩個晶圓之間鍵合介面的橫截面顯微照片，並明確說明使用了晶圓對晶圓混合鍵合。這個規格值得與業界對標：在量產邏輯晶片上實現 1.5 μm 間距的晶圓對晶圓混合鍵合沒有先例。台積電的 SoIC 目前量產間距為 6 μm；英特爾的 Foveros Direct 為 9 μm。至少可以說令人印象深刻。
比較兩個版本後，我留下兩個問題。一個是關於設備：誰提供了能夠達到此規格的鍵合工具？論文只說這是多年來跨多家供應商生態系統的工藝開發成果。另一個是關於 EDA：將兩個晶圓設計為單一晶片超出了當前任何商用 EDA 工具的能力。論文承認了這一點，僅表示方法學細節將「在幾個月內公佈」。然而頻率表顯示 2027 年一代的麒麟在 3.39 GHz 已經標記為擁有物理晶片，這意味著這套工具鏈早在華為內部運行多年——並且至少在兩代產品上得到驗證。我個人猜測這個 EDA 能力是華為內部自建的。如果有人對此有見解，歡迎討論。
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恰好在幾天前，何庭波的 τ 縮放論文發布了 v2 版本，從 16 頁擴充到 23 頁。我比較了兩個版本：數據和結論沒有變化。新增的內容基本上是回應業界對 v1 提出的幾個批評點。其中三點值得討論。
最重要的新增內容是現在有測試證據支持之前空口宣稱的「能效提升 41%」。在 v1 中，這個數字沒有基準線，也沒有測試條件——這是最明顯的審查目標。V2 提供了一個完整的比較表格。基準線是 2025 年的麒麟 9030 Pro。兩款晶片使用相同的成熟製程節點；主要區別在於基準線採用傳統平面設計，而麒麟 2026 將關鍵路徑折疊到兩個垂直鍵合的晶圓上。折疊縮短了互連，減少了互連延遲。關鍵路徑上釋放出的時序餘裕直接轉化為更高的最大時鐘頻率：在 1.1 V 供電下達到 3.1 GHz，比基準線高 13%。「能效提升 41%」來自一個單獨配置的工作點，專門用於等性能比較：電壓降至 0.9 V，頻率降至 2.5 GHz，在 25°C 下測量功耗為基準線的 0.59 倍。粗略估算一下：動態功耗大致與供電電壓的平方成比例，因此電壓降低 18% 僅平方項就貢獻了約三分之一的功耗下降。再加上頻率降低 9% 以及折疊消除的互連電容，結果正好落在 0.59 倍左右。所以「能效提升 41%」的確切意思是在等性能條件下的功耗降低。本質上，折疊獲得的時序餘裕被用來換取更低的功耗；能效提升來自邏輯折疊。附帶一提，v2 還報告說雙層堆疊後的功率密度實際上比基準線低 5.6%。
第二個新增內容解決了同行最可能提出的問題：3D 堆疊已經存在多年——AMD 的 3D V-Cache 和英特爾的 Foveros 都已量產——那麼 LogicFolding 有什麼新意？要理解論文的答案，首先需要知道兩層矽如何通信。它們依賴層間鍵合墊，這些鍵合墊就像連接上下樓層的電梯。在先前的量產 3D 堆疊中，鍵合墊間距從 9 μm 到幾十微米不等，每平方毫米約有一萬個連接——足以將一條匯流排連接到整個緩存塊。因此既定的設計方法是將完整的功能塊整體移到上層。例如，AMD 將整個緩存晶粒堆疊在處理器晶粒之上；兩個層級獨立設計並通過介面連接。但是在晶片內部，一個平方毫米內含有數億個晶體管。如果要讓相鄰的邏輯閘位於不同層級——一個在上，一個在下——這種連接密度遠遠不夠。麒麟 2026 將鍵合墊間距縮小到 1.5 μm，每平方毫米達到 44 萬個連接。這接近晶片內部頂層金屬佈線的密度。信號跨層級傳輸的成本大致與在同一晶粒內跨金屬層傳輸相同。此時，兩個矽層在電路意義上融合為一個整體。EDA 工具可以在單個邏輯閘層級決定哪個閘放在哪個層級，將問題交給演算法進行全局優化——這是一種與以往完全不同的設計自由度。論文還解釋了為什麼他們沒有採取更激進的做法，即在第一層之上直接製造第二個器件層。這種方法提供最精細的層間連接，但製造第二層所需的高溫會損壞已經完成的第一層。目前不具備量產可行性。
第三個新增內容是熱管理。垂直堆疊顯著增加了單位面積的熱密度，下層晶粒的散熱路徑被上層晶粒阻擋。這是任何人對 3D 堆疊提出的第一個反對意見，v1 並未深入探討。V2 公開承認熱管理仍然是 LogicFolding 架構的關鍵挑戰。應對措施是熱感知的劃分和版圖規劃：在設計階段，高功耗電路被排除在折疊候選之外，版圖避免將高功耗區塊垂直相鄰放置，以防止熱點疊加。該策略是手動施加的工程約束，還是已經編碼到其內部 EDA 工具中的自動化流程，論文沒有說明。它只將多物理場工具鏈確定為未來十年最重要的單一投資。結合測量數據顯示在等性能工作點功率密度比基準線低 5.6%，熱問題至少得到了直接回應。話雖如此，這種方法本質上是基於規避。隨著堆疊層數增加到三層或四層，適合折疊的設計空間將被熱約束逐步壓縮——這是論文沒有探討的邊界。
此外，v2 包含兩個晶圓之間鍵合介面的橫截面顯微照片，並明確說明使用了晶圓對晶圓混合鍵合。這個規格值得與業界對標：在量產邏輯晶片上實現 1.5 μm 間距的晶圓對晶圓混合鍵合沒有先例。台積電的 SoIC 目前量產間距為 6 μm；英特爾的 Foveros Direct 為 9 μm。至少可以說令人印象深刻。
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