农场跳跃者

最近我和一些人討論華為的 τ 縮放（時間縮放），注意到對話往往停留在表面，沒有觸及其實質——很可能是因為許多參與者沒有電子工程背景，不熟悉電路理論中 τ 的經典含義。你在電路課程中學到的第一個時間常數是 τ = RC：導線的電阻乘以電容，給出了信號穿越該導線所需時間的數量級。導線越長，電阻和電容越大，信號越慢。在這個框架下，過去六十年的幾何縮放被重新解釋為時間縮放的一種特定實現。縮小晶體管以縮短開關延遲；更緊密地封裝電路以縮短金屬互連並減少信號傳播延遲。幾何縮放從來只是手段——壓縮延遲始終是目的。華為的論點是，一旦幾何縮放停滯，就要找到其他方法來繼續壓縮延遲。
恰好在幾天前，何庭波的 τ 縮放論文發布了 v2 版本，從 16 頁擴充到 23 頁。我比較了兩個版本：數據和結論沒有變化。新增的內容基本上是回應業界對 v1 提出的幾個批評點。其中三點值得討論。
最重要的新增內容是現在有測試證據支持之前空口宣稱的「能效提升 41%」。在 v1 中，這個數字沒有基準線，也沒有測試條件——這是最明顯的審查目標。V2 提供了一個完整的比較表格。基準線是 2025 年的麒麟 9030 Pro。兩款晶片使用相同的成熟製程節點；主要區別在於基準線採用傳統平面設計，而麒麟 2026 將關鍵路徑折疊到兩個垂直鍵合的晶圓上。折疊縮短了互連，減少了互連延遲。關鍵路徑上釋放出的時序餘裕直接轉化為更高的最大時鐘頻

这段时间跟人讨论华为的τ scaling（时间微缩），发现讨论仅停留在字面，没有触及它的实质，大概因为不少朋友不是EE出身，不知道τ这个符号在电路里的经典含义。电路课上最早学的时间常数就是τ=RC，一段导线的电阻乘上它的电容，就是信号通过这段线所需时间的量级。线越长，电阻和电容越大，信号就越慢。在这套框架里，过去六十年的几何微缩被重新解释成时间微缩的一种实现方式，晶体管做小是为了缩短开关延迟，电路排得更紧是为了缩短金属连线、降低信号的传播延迟，几何微缩只是手段，压缩延迟才是目的。华为这套理论，就是当几何微缩走不动之后，换其他办法继续压缩延迟。
正好，何庭波那篇τ scaling论文前两天出了v2，内容从16页变成23页。我对比了两个版本，数据和结论均没有改动，补充的内容基本都在回应行业里对v1的几点质疑。主要有三个点值得聊聊。
最重要的一处，是给之前声明式的"能效提升41%"补上了测试证据。v1里这个数字没有基线也没有测试条件，是最容易被质疑追问的一点。v2补了一张完整的对比表。基线是2025年的Kirin 9030 Pro，两颗芯片采用同一成熟工艺节点，关键差异在于基线是传统平面设计，Kirin 2026把关键路径折叠到了上下两层晶圆。折叠缩短连线、压低互连延迟，关键路径上多出的时序余量直接转化为时钟频率上限的提升，1.1V供电下最高频率达到3.1GHz，比基线高13%。而"能效

Bernstein昨天給海光資訊的目標價從280元上調至450元，核心邏輯是Agentic AI正在顛覆過去四年「GPU獨佔AI capex」的格局，CPU的角色從配角回到主角。全球伺服器CPU TAM從2025年的390億美金膨脹到2030年的2230億美金，六倍。海光作為全球唯一Intel/AMD之外的x86伺服器CPU供應商，是這個結構性轉向裡最直接的中國受益標的。
先看Agentic AI為什麼對CPU需求完全不同於傳統LLM。LLM時代的工作負載映射在大規模並行矩陣運算上，GPU天然契合，CSP訓練集群的GPU:CPU比從2020年的3:1一路拉到2024年的8:1。但Agentic AI的計算結構完全不一樣。Agent編排、工具調用、上下文窗口管理、多Agent協調、人機交互迴路，這些全是通用順序處理，要求低時延和高記憶體頻寬，都是CPU的活。GPU的工作退縮到token生成本身，其餘一切回歸CPU。Bernstein給出的數據是GPU:CPU比到2030年反轉到2:1，CPU在推理集群AI capex中的佔比從14%升至50%。
AMD自己在2025年11月分析師日給的CPU TAM預期是600億美金，半年後2026年Q1財報電話會翻倍到1200億。Intel連此前減值報廢的庫存晶片都能賣掉，客戶搶著要。供需緊張程度可見一斑。
中國的x86伺服器CPU T